Пропонується хмарний сервіс QuaSim для моделювання і верифікації цифрових систем, заснований на транзакціях між адресованими компонентами пам'яті для реалізації будь-якої функціональності. Описується новий підхід до синтезу та аналізу цифрових систем, що використовує векторну форму (квант) завдання комбінаційних і послідовних структур для їх імплементації в елементи пам'яті, що істотно відрізняється від загальноприйнятої теорії проектування дискретних пристроїв на основі таблиць істинності компонентів. Використовуються квантові або кубітние структури даних [1-5] для реалізації обчислювальних процесів з метою підвищення швидкодії аналізаціфрових систем і зменшення обсягів пам'яті на основі унарна кодування станів вхідних, внутрішніх і вихідних змінних і імплементації кубітних векторів в елементи пам'яті FPGA, що реалізують комбінаційні і послідовних примітиви.

Анотація наукової статті з комп'ютерних та інформаційних наук, автор наукової роботи - Тamer Bani Amer, Хаханов Іван Володимирович, Литвинова Євгенія Іванівна, Ємельянов Ігор Валерійович


Qubit models for the description of digital devices

A cloud service QuaSim is proposed for simulation and verification of digital systems. It is based on transactions between the addressable memory components to implement any functionality. A new approach to the synthesis and analysis of digital systems is described; it leverages the vector form (quantum) for the definition of combinational and sequential structures to implement them in the memory elements that is substantially different from the conventional design theory of discrete devices based on the truth tables of the components. Quantum (qubit) data structures for the implementation of computational processes in order to improve the performance of digital system analysis and reduce the memory volume based on the unary coding the states of input, internal and output variables and the implementation of qubit vectors in the FPGA memory elements, which implement combinational and sequential primitives.


Область наук:

  • Комп'ютер та інформатика

  • Рік видавництва: 2016


    Журнал: Автоматизовані системи управління та прилади автоматики


    Наукова стаття на тему 'Кубітние моделі опису цифрових пристроїв'

    Текст наукової роботи на тему «Кубітние моделі опису цифрових пристроїв»

    ?УДК 519.613: 681.326

    TAMER BANIAMER, І.В. Хаханов, Є.І. Литвинова, І.В. ЄМЕЛЬЯНОВ КУБІТНИЕ МОДЕЛІ ОПИСУ ЦИФРОВИХ ПРИСТРОЇВ

    Пропонується хмарний сервіс QuaSim для моделювання і верифікації цифрових систем, заснований на транзакціях між адресованими компонентами пам'яті для реалізації будь-якої функціональності. Описується новий підхід до синтезу та аналізу цифрових систем, що використовує векторну форму (квант) завдання комбінаційних і послідовно-вательностних структур для їх імплементації в елементи пам'яті, що істотно відрізняється від загальноприйнятої теорії проектування дискретних пристроїв на основі таблиць істинності компонентів. Використовуються квантові або кубітние структури даних [1-5] для реалізації обчислювальних процесів з метою підвищення швидкодії аналізу цифрових систем і зменшення обсягів пам'яті на основі унарна кодування станів вхідних, внутрішніх і вихідних змінних і імплементації кубітних векторів в елементи пам'яті FPGA, що реалізують комбінаційні і послідовних примітиви.

    1. Загальна характеристика дослідження

    Мета - підвищення надійності обчислювальних пристроїв за рахунок адресованих схемних елементів, що дозволяє виконувати online ремонт, а також підвищує швидкодії методів моделювання, тестування і верифікації складних цифрових систем, завдяки зменшенню розмірності моделей функціональних примітивів та адресної реалізації всіх компонентів структур даних.

    Завдання: 1) Створення автоматної моделі кубітного процесора. 2) Синтез кубітних моделей цифрових примітивів. 3) Синтез і аналіз кубітних моделей цифрових схем. 4) Аналіз цифрових систем на основі використання квантових векторів опису примітивів.

    Актуальність дослідження: 1) Сучасна система на кристалі містить 94% пам'яті і лише 6% логіки, яка доставляє більше 90% проблем, пов'язаних з верифікацією, тестуванням, діагностуванням та відновленням працездатності [6-7]. Звичайно, швидкодія логічних схем на порядок вище, ніж у пам'яті, проте велика частка обчислювальних процесів припадає на обмін інформацією в структурах пам'яті. Тому переваги комбінаційної логіки в реальних обчислювальних системах обробки великих даних компенсуються великими часовими витратами (близько 90%), пов'язаними з транзакціями в пам'яті. 2) Реалізація процесора тільки на основі використання елементів пам'яті робить його однорідним за структурою і типам функціональних примітивів, що доставляє очевидні технологічні зручності процесам проектування, виробництва і експлуатації, включаючи верифікацію, вбудовані тестування і діагностування, а головне - ремонт в режимі online за допомогою використання на кристалі універсальних адресованих spare-компонентів пам'яті. 3) Моделювання в процесі верифікації проектованих обчислювачів на основі адресних моделей компонентів робить дану процедуру технологічно простий через регулярних структур даних і застосування єдиної операції транзакції на елементах пам'яті, а також більш швидкодіючої, завдяки паралельній квантоподобной обробці великих масивів однотипної пам'яті [3-5 , 8, 11, 12]. 4) Енергоспоживання при заміні логіки на елементи пам'яті зростає на кілька відсотків, що насправді буде платою за перераховані вище істотні переваги, пов'язані зі збільшенням виходу придатної продукції, підвищенням надійності обчислювальних виробів, зниженням вартості проектування і виготовлення, а також автономним відновленням працездатності в режимі remote & online без участі людини. Однак випустила інноваційні системні рішення по обчислювальним процесам на пам'яті дають підстави вважати, що такого програшу взагалі не буде [9-10, 13-14].

    2. Кубітние структури даних

    На світовому ринку електронних технологій спостерігається конкуренція між базами імплементації ідеї [1-4,12]: 1) Гнучка (м'яка) реалізація проекту пов'язана з синтезом интерпретативной моделі програмної форми функціональності або в апаратному виконанні програмованих логічних пристроїв на основі FPGA, CPLD; переваги - в технологічності модифікації проекту, недоліки - в невисокому швидкодії функціонування цифрової системи. 2) Жорстка реалізація орієнтована на використання компілятивних моделей при розробці програмних додатків або на імплементацію проекту в кристали VLSI [6-7,13-14]. Переваги та недоліки жорсткої реалізації інверсної по відношенню до м'якого виконання проектів: високу швидкодію і неможливість модифікації. З урахуванням викладених базових варіантів реалізації ідеї пропонуються квантові структури даних, орієнтовані на підвищення швидкодії гнучких моделей програмного або апаратного виконання проекту, а також на можливість online ремонту в процесі експлуатації.

    Кубітние структури опису цифрових систем. Кубіт (n-кубіт) є векторна форма унітарного (унарна) кодування універсуму з n примітивів для завдання булеана станів 2 за допомогою 2 довічних змінних.

    Наприклад, якщо n = 2, то 2-кубіт задає 16 станів за допомогою чотирьох змінних. Якщо n = 1, то кубіт задає чотири стану на универсуме з двох примітивів (10) і (01) за допомогою двох довічних змінних (00,01,10,11) [3,12]. При цьому допускається суперпозиція (одночасне існування) у векторі 2n станів, позначених примітивами. Кубіт (n-кубіт) дає можливість використовувати паралельні логічні операції замість поелементний теоретико-множинних для істотного прискорення процесів аналізу дискретних систем.

    Кубіт ототожнюється з n-кубітом або двійковим вектором, якщо це не заважає розумінню викладеного матеріалу. Оскільки квантові обчислення пов'язані з аналізом кубітних структур даних, то далі будемо застосовувати визначення «квантовий» для ідентифікації технологій, які використовують три властивості квантової механіки: паралелізм обробки (довічних векторів), суперпозицію станів і їх переплутування. Синонімами кубіта при завданні довічного вектора опису логічної функції є: Q-покриття, Q-вектор, квантовий вектор [3-4,12,15] як уніфікована векторна форма суперпозіціонного завдання вихідних станів, відповідних адресним кодами вхідних змінних логічного елемента.

    Кубіт в цифровій системі використовується в якості форми завдання структурного примітиву, інваріантної до технологій реалізації функціональності (hardware, software). Більш того, синтез цифрових систем на основі кубітних структур не прив'язаний жорстко до теоремі Посту, що визначає п'ять умов (класів) існування функціонально

    повного базису. На пропонованому рівні абстракції n-кубіт дає більш широкі можли-

    I I 2П

    ності для векторного завдання будь-якої n-входовую функції з булеана потужністю B (A) = 2, яке неодмінно містить всі функціональності, що задовольняють п'ятьма класами теореми Поста. Формат структурного кубітного компонента цифровий схеми Q * = (X, Q, Y) включає інтерфейс (вхідні та вихідну змінні), а також кубіт-вектор Q, що задає функцію Y = Q (X), розмірність якого визначається ступеневою функцією від числа вхідних ліній k = 2n .

    3. Синтез кубітного покриття комбінаційної схеми

    Кубіт комбінаційної схеми є вектор станів виходу на впорядкованій множині всіх вхідних слів, який ототожнюється з адресами осередків пам'яті вектора. Синтез Q-покриття схемної структури (без таблиць істинності логічних елементів) на основі примітивів, заданих Q-векторами, зводиться до отримання узагальненого кубіт-вектора шляхом виконання логічної операції над розрядами кубіт-них векторів за допомогою декартовій процедури - для двох 4-розрядних кубітів по суперпозиції логічною операцією or (and, xor):

    v, л, © b (0) b (1) b (2) b (3)

    a (0) c (0) = a (0) vb (0) c (1) = a (0) vb (1) c (2) = a (0) vb (2) c (3) = a ( 0) vb (3)

    a (1) c (4) = a (1) vb (0) c (5) = a (1) vb (1) c (6) = a (1) vb (2) c (7) = a ( 1) vb (3)

    a (2) c (8) = a (2) vb (0) c (9) = a (2) vb (1) c (10) = a (2) vb (2) c (11) = a ( 2) vb (3)

    a (3) c (12) = a (3) vb (0) c (13) = a (3) vb (1) c (14) = a (3) vb (2) c (15) = a ( 3) vb (3)

    Наприклад, для логічних суперпозиций двох кубітів при отриманні Q-векторів схемних структур з1 = (а1 л А2) V (ь1 л Ь2), с2 = (а1 л А2) л (Ь1V Ь2), с3 = (а1 л А2) © ( Ь1V Ь2), має місце таблиця:

    a (and) = b (or) = 0001 0111

    c1 = a (and) v b (or) c2 = a (and) л b (or) c3 = a (and) © b (or) 0111 011101111111 0000 0000 0000 0111 0111 011101111000

    При побудові Q-покриття трьох схем з трьох елементів кожна використовується суперпозиція двох логічних примітивів з третім елементом (or, and, xor), вследсвтіе чого виходять три вектора розмірності 16 біт кожен. Обчислювальна складність процедури синтезу Q-покриття комбінаційної схеми визначається твором довжин Q-

    p

    векторів p примітивів, що входять в неї: п = Пcard (Qi).

    i = 1

    Проблема синтезу Q-покриття схеми, вхідні лінії / сходяться розгалуження якої мають гальванічні / дротяні з'єднання (тут по змінної a2): c = (aj л a2) v (a2 v a3), є більш складним завданням. В даному випадку після синтезу Q-покриття схеми слід виконати його верифікацію щодо існування суперечливих адрес на змінних a2 з метою мінімізації Q-вектора шляхом подальшого виключення згаданих адрес з розгляду. При цьому розмірність Q-покриття зменшується до card (Q) = 2 е- координат, де q - загальне число вхідних змінних схеми:

    Q = 0111 0111 0111 1111

    al = 0000 0000 1111 1111

    a} = 0000 1111 0000 1111

    ai = 0011 0011 0011 0011

    a_; = 0101 0101 0101 0101

    Q = 0111 0111 0111 1111

    aj = 0000 0000 1111 1111

    a) = 00xx xxll ООяя zxl 1

    ai = 00xx xxl 1 OOxx xxll

    аз = 0101 010101010101

    Q = 0111 0111

    al = 0000 1111

    ai = 0011 0011

    a? = 0011 0011

    a; = 0101 0101

    Q = 0111 0111

    al ~ a2 = = 0000 1111 0011 0011 0101 0101

    Синтез Q-покриття включає: 1) побудова таблиці відповідності адрес розрядами Q-вектора схеми, 2) позначку символами х суперечливих координат за двома рядками А2, 3) виключення з таблиць всіх стовпців з даними символами, 4) об'єднання в одну одержані двох ідентичних рядків а2, 5) результуючий Q-вектор комбінаційної схеми має істотно меншу розмірність. Переваги запропонованого Q-мето-да синтезу обчислювальних пристроїв полягають в компактності їх опису Q-векторами і в високій швидкодії адресного моделювання логічних елементів, створюються умови для ринково привабливою «квантової» теорії проектування цифрових систем на кристалах, що використовує векторно-кубітную форму завдання структурних компонентів.

    4. Мінімізація кубітного покриття схеми

    Синтез кубіт-вектора схеми по Q-покриттям компонентів пов'язаний зі зменшенням розмірності Q-вектора шляхом виключення несуттєвих змінних. Істотність залежить від гальванічних з'єднань вхідних та внутрішніх ліній цифрового пристрою, які накладають обмеження, пов'язані з суперечливістю сигналів на лініях зв'язку. Правило мінімізації адресного простору полягає в усуненні адресних кодів, які створюють протиріччя по з'єднаним змінним.

    Нехай є Q-вектор схеми і його адресний простір, де змінні Ь, с ^ (а, Ь, с) з'єднані гальванически. Нижче наведені таблиці мінімізації адресного простору для отримання зменшеного Q-вектора:

    Q = Olli 0111 0111 Q = Оххх xxxl Оххх xxxl

    і та і Ii il л і * про 0000 0000 1111 0000 1111 00 0 0 ООП 0011 ООП 0101 0101 0101 а = ь = з = d = 00 0 0 00 0 0 Uli 1111 Оххх xxxl Оххх xxxl Оххх xxxl Оххх xxxl Оххх xxxl Оххх xxxl

    а = ред =

    Q =

    0111 0111 01111111

    ООхх хххх хххх xxll ООхх хххх хххх xxll ООхх хххх хххх xxll 01010101 01010101

    Q 0111

    а = 0011

    d = 0101

    У таблицях спостерігається дзеркальна осьова симетрія з інверсією сигналів на координатах адресного простору, яка створює властивість, що описується наступним виразом: L Ф R = 1 ^ Ф = 1. Дана обставина слід використовувати для зменшення розмірності аналізованого простору в два рази і відповідного зниження обчислювальної складності задачі синтезу квантової вектор-функціональності цифрової схеми.

    Кількість різних варіантів взаємодій на q вхідних змінних, пов'язаних з гальванічним з'єднанням поєднань вхідних ліній, визначається ™ Лгнь-штня тьной залежністю, граничні значення якої знаходяться в інтервалі: сагс1 (СЗ; -].

    Існує ефективна процедура для мінімізації розмірності Q-вектора шляхом виявлення суперечностей в кодах-шпальтах, на координатах (Ау), відповідних гальванически пов'язаним -змінного по j-параметру. Оіркнт, н'1 процедуру досить виконати на половині адресного простору сап1 (р) = 2, тоді інша частина суперечливих стовпців видаляється відповідно до дзеркальним відображенням номерів тих стовпців, які були видалені з першої половини таблиці кодів адрес:

    w w

    .} = 0о (Лац) Ф (V А1)) = 1,1 < 2Ч / 2.

    Z 1) = 1) = 1 J

    Якщо в стовпці А; на групі з w пов'язаних змінних зафіксовано, що кон'юнкція їх станів дорівнює н ^ пю а диз'юнкція має значення одиниці, то? -столбец і його дзеркальне відображення -: видаляються з адресного простору А. Це автоматично призводить до виключення з Q-вектора двох отриманих 0 -коордінат (в таблицях позначені символами х), які відповідають даним стовпцями.

    Спостерігається також симетрія простору векторів-відстаней по Хеммінга, отриманих шляхом хог-взаємодії між сусідніми рядками таблиці адресного простору, для яких суперпозиція лівої і правої частин дає результат

    L Ф Я = 0 ^ Ц Ф = 0:

    Q = 0111 0111 0111 1111

    a Ф b 0000 1111 1111 0000

    b Ф c 0011 1100 0011 1100

    c Ф d 0110 0110 0110 0110

    d Ф a 0101 0101 1010 1010

    = (L, R); (Lф R) =

    Q = 0111 0111 0111 1111

    a Ф b 0000 0000

    b Ф c 0000 0000

    c Ф d 0000 0000

    d Ф a 0000 0000

    ^ (L = R)

    Доцільність мінімізації логічної функції, описану квант-вектором: мінімізація Q-векторів для отримання нормальних або дужкових форм не має практичного значення, істотно тільки зменшення розмірності вектора функціонального опису, що може бути лише наслідком визначення неістотності деяких

    вхідних (адресних) змінних. Проте, існує проблема розбиття квант-вектора на складові частини меншої розмірності, що пов'язано з імплементацією функціональності в конструктивні компоненти LUT FPGA. В цьому випадку виконується розбиття Q-вектора на два рівних підвектора Q = (L, R), які з'єднуються в структурно-адресну організацію функціональності за допомогою мультиплексора Q = (a л L) v (a л R). Якщо змінна мультиплексування а = 0, то функціональність Q формується за допомогою осередків лівого L-вектора, в іншому випадку, коли а = 1, значення функції Q формується битами правого R-вектора. Алгоритми розбиття і імплемента-ції складних логічних функцій є в кожної промислової системі синтезу, моделювання і верифікації компонентів SoC.

    5. Модель кубітного процесора

    Квантовий процесор може бути будь-якої кінцевої розмірності: вектор, матриця, куб. Для структури, що містить два виміри, він представлений матрицею стовпців або Q-векторів, які формують відповідні їм осередки М-вектора моделювання (рис. 1, а). Вектор М спільно з Х-вектором кортежів вхідних змінних примітивів створює структуру взаємних зв'язків між стовпцями-елементами. Адреса комірки Q-покриття, формує стан невходного i-розряду М-вектора, визначається вмістом клітинок М-вектора, знайденим за адресами, заданим i-кортежем вектора вхідних змінних. Кожен вектор Qi, так само як і кортеж Xi вектора номерів вхідних ліній, має адресну зв'язок з М ^ осередком вектора моделювання. Квантовий процесор може входити компонентом до складу більш складної системи. Квантова модель процесора має наступну структуру:

    В аналітичній моделі W представлені: 1) Упорядкована адресно-доступна Q-сукупність квантових примітивів, які формують функціональність системи. 2) Вектор моделювання M, що зв'язує всі примітиви в єдину систему на основі ідентифікації еквіпотенційних ліній, що створюють формат з істотних змінних: вхідних, внутрішніх і вихідних. 3) Вектор X кортежів упорядкованих номерів вхідних змінних для кожного квантового примітиву, які формують адреси доступу до осередків Q-векторів примітивів (рис. 1, а). Вектор кількості вхідних змінних

    примітиву | х | формує адресний простір або довжину кожного Q-покриття. Його можна представити у вигляді таблиці кортежів вхідних змінних, які формують номера ліній вектора моделювання для обчислення адрес доступу до квантовим покриттям (рис. 1, б). Таблицю кортежів можна також представити у вигляді матриці масок входів, визначених у форматі вектора моделювання, для паралельного формування адрес і одночасного зчитування вихідних станів примітивів з матриці Q-покриттів (рис. 1, в). Зі структури Х-матриці вхідних ліній видно, що кванти, що формують виходи: (8, 9, 10), (11, 12) і (13, 14), можна обробляти паралельно. 4) Характеристичне рівняння, що задає алгоритм функціонування квантового процесора на основі використання тільки операцій транзакції (зчитування-запис) між Q-вектора-ми примітивів і вектором моделювання.

    Схема цифрового пристрою, яка відповідає наведеному вище опису структур даних: М-вектор моделювання, Х-матриця входів і Q-матриця покриттів, представлена ​​на рис. 2. Вона містить 9 примітивів, кожен з яких має Q-покриття в формі квант-вектора, що реалізує деяку функціональність. Особливість квантових структур даних, що представляють модель цифрової схеми, полягає в повній адресованих всіх компонентів пристрою без гальванічних дротових з'єднань.

    M<Xi>= Xi & м

    ii

    | Xi

    HilMUblUUtilUUUU

    M (Xi)

    Xi

    Xi

    Mi-Qi [M (Xi)] * I

    4 * 4 * A i *

    4

    т

    м

    M it [|№) SI i I i 0 U ШЕ1 il До El? D ?

    Mi = QiimXi) | i i f; J f t

    M<Xi) = Xi Л M

    а Б В

    Мал. 1. Кубітние структури даних кубітного процесора

    Для кубітного (оп1у memory-based) процесора мають місце такі аксіоми: 1) В квантовому процесорі немає нічого, крім пам'яті, що адресується. 2) Обчислювальний процес представлений єдиною універсальною транзакцією між адресованими компонентами пам'яті Mj = Qj [M (Xj)]. 3) Транзакція є універсальна процедура зчитування-запису даних на непорожня множина адресованих елементів пам'яті. 4) Всі компоненти пам'яті є online-repaired, завдяки їх псевдогальваніческой адресному (address-connected) зв'язності. 5) Комбінаційні логічні елементи (reusable logic), так само як і послідовністю (sequential components), виконуються на елементах пам'яті. 6) Зв'язування всіх компонентів в обчислювальну систему здійснюється за допомогою (цифровий) ідентифікації псевдо-гальванічних з'єднань вхід-вихідних змінних компонентів схеми, які формують вектор моделювання, який зберігає стану всіх істотних ліній цифрової системи. 7) Всі компоненти кубітной моделі цифрової системи: W =<Q, M, X>, включаючи функціональні модулі, вектор моделювання, вектор адрес вхідних змінних, є online змінювати програму, а значить - online ремонтопридатності. 8) Примітив цифрової системи має формат W =<Q, Y, X>, оскільки окремий елемент не має зв'язків і вектора М, що створюють з окремих компонентів систему.

    Мал. 2. Схема цифрового пристрою

    Згідно введеної квантової моделі, описи послідовних примітивів (тригери, регістри, лічильники) можна представляти Q-покриттями або кубітнимі векторами, які мають псевдопеременние для завдання внутрішнього стану. Наприклад, функціональне опис SR-тригера трансформується в квантовий примітив, заданий Q-покриттям, а потім реалізується на адресується елементі пам'яті FPGA з діаграмами перевірки, що представлено на рис. 3.

    S R Qx Q ТОВ "1 0 0 11 0 10 1 0 111 10 0 0 10 10 110 0 1111

    Мал. 3. SR-тригер на елементі пам'яті

    Таблиця істинності тригера представлена ​​в формі вектора вихідних станів

    , який записується в елемент постійної пам'яті, який має три адресних входу, сигнал синхронізації, а також зворотний зв'язок, яка з'єднує вихід елемента пам'яті з одним адресним входом. HDL-реалізація в системі проектування Active HDL 9.1 (Aldec Inc.), а також результати верифікації синтезованого SR-тригера підтверджують коректність схемотехнічного рішення.

    Інший приклад пов'язаний з синтезом на елементі постійної пам'яті синхронного DV-тригера. Таблиця істинності тригера трансформована в вектор вихідних станів

    , який записується в елемент пам'яті, що має три адресних входу, сигнал синхронізації, а також зворотний зв'язок, яка з'єднує вихід примітиву пам'яті з одним адресним входом. Всі згадані компоненти, включаючи тимчасові діаграми верифікації HDL-коду моделі DV-тригера, представлені на рис. 4.

    | »Ш |

    'I 1

    • а! 'Яті 1

    XI Е: оті _! 1 _J LJ 1 _r-i_n 1_1 1

    1 Н 1 1

    D VQx Q

    0 0 0 0

    0 0 1 1

    0 1 0 0

    0 1 1 0

    1 0 0 0

    1 0 1 1

    1 1 0 1

    1 + 1 1 + 1

    D

    V | 0 1 0 0 0 1 1 1 | Q

    Qx

    Мал. 4. DV-тригер на елементі пам'яті

    На рис. 5 представлені моделі двох послідовних примітивів: двухразрядного регістра і лічильника. Їх відмінність полягає в завданні двох виходів, стану яких формуються одним і тим же безліччю вхідних змінних.

    Регістр на змінних виконує функцію зсуву вправо інформа-

    ції від входу D за розрядами: при R = 1, і збереження даних при С = 0. Лічильник,

    визначений на змінних (К, С ^ 1 1Д2), реалізує функцію інкремента за розрядами ^ 1 ^ 2), при RC = (11), а також режим зберігання інформації, при ^ ог С = 0). Таким чином, для реалізації двухразрядного регістра або лічильника необхідно два 16-бітових елемента пямяти, що працюють синхронно від одних і тих же входів:

    C D Q1

    0011001100001111 Y1

    0101010100110011 Y2

    Q2

    R C Q1

    0000000000110110 Y1

    0000000001011010 Y2

    Q2

    Тут кожна квантова модель представлена ​​двома векторами, де кожен з них формує функцію розряду регістра або лічильника, як стан осередку вектора, що отримується при формуванні адреси А вхідними змінними: ^ 1, Y2} = А (С, D, Q1, Q2), ^ 1, Y2} = С, Q1, Q2) відповідно. Моделювання примітиву зводиться до тривіальної процедури формування адреси, за якою знаходиться стан виходу примітиву, як вміст комірки квантового вектора.

    0000000011111111 0000111100001111 0011001100110011 0101010101010101

    0011001100001111 01010101001 10011

    0000000011111111 0000111100001111 0011001100110011 0101010101010101

    00000000001 101 10 000000000101 1010

    Мал. 5. Memory-based моделі регістра і лічильника

    6. Алгоритм моделювання кубітних покриттів цифрових компонентів

    Використовує memory-based only моделі для адресного аналізу цифрових систем з метою їх верифікації. Реалізація таких структур пов'язана з осередками пам'яті (LUT (Look Up Table) FPGA), які здатні зберігати інформацію у вигляді Q-вектора, де кожен біт або розряд має свою адресу, що ототожнюється з вхідним словом. Програмна реалізація алгоритму моделювання таких структур стає конкурентоспроможною за швидкодією на ринку проектування цифрових систем на кристалах за рахунок адресації функціональних примітивів.

    Одновимірна Q-вектор опису функціональності можна прив'язати до вихідний (внутрішньої) лінії пристрою, стан якої формується в процесі моделювання розглянутого Q-покриття. Тоді реєстрова реалізація комбінаційного пристрою може бути представлена ​​вектором моделювання М, невходние лінії якого безпосередньо пов'язані з виходами функціональних елементів. Впорядковані значення вхідних змінних задають адресу біта Q-вектора, що формує стан розглянутої невходной лінії. Якщо функціональності описуються одновиходовимі примітивами, то кожен з них можна ототожнити з номером або координатою невходной лінії, на яку навантажений даний елемент. Якщо функціональність многовиходовая, то Q-покриття являв собою таблицю з числом рядків, що дорівнює кількості виходів. Ефект від такого примітиву полягає в паралелізм одночасного обчислення станів кількох виходів за одне звернення до матриці за поточним адресою. Дана обставина є істотним аргументом на користь синтезу узагальнених кубітів для фрагментів цифрового пристрою або всієї схеми з метою їх паралельної обробки на одному часовому такті. Модель функціонування цифрового структури спрощується до

    обчислення двох адрес при формуванні вектора моделювання Mi = Qi [M (Xi)] шляхом винятком складного адреси виходу примітиву в процесі запису станів виходів в координати М-вектора.

    Алгоритм моделювання квантових примітивів цифрової системи використовує аналітичну структуру (до - число вхідних змінних ^ примітиву, * - операція конкатенації бітів, А - адреса біта Q-вектора):

    Даному аналітичного вираженню можна поставити у відповідність наступні пункти алгоритму формування двійкових станів М-вектора моделювання цифрової схеми, зображені на рис. 6:

    1 = 0; п; т

    [? = 0: 1 = 1 * 1: Мх (1)

    Мал. 6. Алгоритм моделювання квантових покриттів цифрового системи

    0) Ініціювання початкових умов і параметрів. 1) Завдання чергового набору двійкових станів на вхідних координатах вектора моделювання. 2) Визначення > номера чергового оброблюваного примітиву шляхом виконання операції інкремента-вання. 3) Виконання процедури конкатенації станів бітів М-вектора, відповідних номерам вектора вхідних змінних хь Зчитування відповідного біта з функціонального кубіт-покриття Qi за допомогою бінарного вектор-адресою сконкатенірованних бітів М-вектора. Занесення ліченого з кубіта біта в вектор моделювання М за адресою ь (М-вектор може мати координати з символами X, що дає можливість виконувати потрійне моделювання цифрових пристроїв для вирішення задач тестування і верифікації.) 4) Якщо не всі примітиви оброблені Кп, виконується перехід до пункту 2 алгоритму. 5) Якщо не всі вхідні набори оброблені ^ т, у разі переходу до пункту 1. 6) Кінець моделювання.

    Виходячи з характеристичного рівняння квантової моделі цифрової системи можна зробити висновок, що сучасний <MQT> (Метоген ^ ІАШ; -Тга ^ асйоп) процесор слід представляти як адресну організацію структури функціональних примітивів пам'яті без гальванічних або дротових зв'язків, на яких визначені адресні транзакції даних в часі і просторі для досягнення поставленої мети.

    На рис. 7 представлена ​​схема з тригерами і комбінаційної логікою, яка також описана у вигляді елементів пам'яті, куди занесені вихідні стану таблиці істинності кожного логічного елемента. Структури даних, необхідні для моделювання цифрового пристрою, зведені в таблицю, де основними компонентами є: М - вектор моделювання або стану занумерованих ліній, який в даному випадку має 5 вхідних, 6 внутрішніх і вихідних ліній, стану яких підлягають визначенню; Х вектор кортежів номерів вхідних ліній примітивів, які необхідні для формування адреси з метою отримання по ньому стану виходу елемента Qi, функціональність якого задається Q-вектором.

    L 1 2 3 4 5 6 7 8 9 10 11

    M 0 0 111 10 111 1

    X 2 1 6 7 10 11 3 6 4 8 7 9 .... 9 8

    Q 0 0 0 0 1 0 10 0 11 1 10 0 11 0 0 1111 0 .... 0 0 .... 0 1 .... 0 1 .... 1 1

    Мал. 7. Memory-based комбінаційна схема з тригерами

    Приклад виконання алгоритму моделювання схемної квантової структури. Всі примітиви повинні бути впорядковані за принципом: черговий елемент аналізується, якщо все попередники для нього були оброблені. В процесі моделювання адресно витягнуте стан осередку поточного Q-покриття заноситься в розряд Mi вектора моделювання. Результати послідовної обробки всіх Q-векторів схемної структури формують стану ліній М-вектора для наведеного вище прикладу осередки (6 - 11). Початкові стану невизначеностей на псевдовходах функціональних примітивів доопределять сигналами нуля або одиниці в залежності від внутрішньої технологічної культури компанії, що надає промислові засоби моделювання і верифікації. Кількість вхідних змінних примітиву q пов'язано з довжиною Q-вектора співвідношенням: card (Q) =. Правильність роботи алгоритму моделювання була верифікована на тестових і реальних схемах із залученням коштів Active HDL 9.1 (Aldec Inc.). Особливість структурно-функціонального завдання цифрової системи полягає в поданні всіх примітивів елементами пам'яті, куди записуються Q-вектори вихідних станів.

    Таким чином, можна зробити наступні висновки: 1) Будь-які структурні компоненти обчислювальних пристроїв, комбінаційні і / або послідовних, а також системи в цілому можна описувати кубітнимі Q-векторами і реалізовувати в елементах пам'яті FPGA, CPLD або VLSI. Це надає ринку електронних технологій можливість не використовувати комбінаційну reusable логіку при синтезі обчислювальних пристроїв, яка доставляє розробникам серйозні проблеми, пов'язані з тестуванням, верифікацією і ремонтом жорсткої провідний реалізації цифрових виробів. 2) Memory-based інтерпретатівную адресно-орієнтоване моделювання комбінаційних і послідовних примітивів цифрових пристроїв стає порівнянним за швидкодією з компілятивним аналізом дискретних об'єктів. Крім того, стає можливим реалізовувати на програмованих логічних пристроях апаратне моделювання цифрових систем, де комбінаційні і послідовних функціональні примітиви будуть представлені стандартними елементами пам'яті, в які зашиваються Q-вектори.

    7. Аналіз обчислювальних структур

    Сигнали синхронізації доставляють певні незручності для опису моделей послідовних компонентів (тригери, регістри, лічильники) і реалізації алгоритмів аналізу. Це пов'язано зі схемотехническим виконанням управління по передньому або задньому фронту, які дозволяють виконання транзакцій між master-slave компонентами. Іншими словами, синхронні примітиви мають два послідовно з'єднаних елемента, орієнтовані на низький і високий рівні сигналів запису даних в першу і другу сходинки відповідно. Однак для логічного моделювання облік подробиць, пов'язаних зі схемотехническими рішеннями, може істотно уповільнити час аналізу цифрових схем. Тому тут необхідні логічно адекватні моделі реальних процесів, що призводять до підвищення швидкодії алгоритмів обробки компонентів. При цьому накладається обмеження, пов'язане тільки з адресним

    характером аналізу всіх компонентів схеми. Для забезпечення можливості розгляду синхровхід, як логічної змінної, яка формує адресу квантового вектора, пропонується модель розбиття послідовних примітиву на два елементи: 1) Логічний квант видачі дозвільного сигналу при формуванні переднього (заднього) фронту в двох тимчасових модельних тактах. 2) Квант реалізації штатної функціональності (тригера регістра, лічильника) послідовних компонента. Таким чином, модель синхронного D-тригера може бути описана в формі двох Q-покриттів, адресно обчислює стану виходів:

    ^ Кд 1) ^ кд)

    | 0 1 0 0 | [С (1) 1

    од 1)

    D (t) ю 0 0 1 0 0 1 1 | од)

    Ш)

    З урахуванням викладеного вище модель цифрової схеми з двома сигналами синхронізації, представлена ​​на рис. 8, матиме структури даних, що складаються з сукупності о-покриттів, які формують поточний вектор моделювання М, але з урахуванням значень координат даного вектора в попередній момент часу М (1>1). Збільшення числа змінних за рахунок введення двох елементів синхронізації зменшує сукупну розмірність таблиці квантових векторів, яка при 7 змінних матиме 56 координат.

    ь А С1 В С2 К1 01 про 2 Y до 2 оз О4

    м! 1 10 10 0 0 0 0 0 0 0

    м1 1111 1 1 1 1 1 1 1

    X С1 1 о! 1 О2 1 про С2 1 о3 1 О4 1

    С1 А В о1 с2 Y оз

    К1 К1 К2 К2

    про 0 0 0 0 0 0 0

    1 0 0 0 1 0 0

    0 0 0 0 0 0 0

    0 1 1 1 1 1 + 1

    0 0 0 0

    0 0 0 0

    1 + 1 1 + 1

    1 + 1 1 + 1

    Мал. 8. Синхронізована структура тригера

    Якщо не вводити дві додаткові змінні (елементи синхронізації), то обсяг пам'яті для Q-покриттів буде дорівнює 80 осередків (рис. 9). Дана схемна реалізація максимально орієнтована на структури даних промислових засобів моделювання і верифікації. Однак квантові вектори для завдання функциональностей тригерів створюють необхідні умови для підвищення швидкодії интерпретативного аналізу, тестування і діагностування схемних компонентів.

    Проблема зменшення сукупного обсягу Q-покриттів схеми пов'язана з кількістю змінних, які формують адреси координат Q-вектора. Природно, що будь-який розбиття числа змінних на два рівних упорядкованих підмножини дає можливість істотно зменшити розмірність пам'яті для запису вже двох Q-векторів. У загальному випадку функціональна залежність зменшення розмірності вихідного Q-вектора, визначеного на п-змінних, при розподілі на 2 підсхеми з рівним числом результуючих змінних (п / 2), має наступний вигляд:

    о = | 2 22

    _ 2П- (п / 2 + 1) _

    2п / ​​2 + 2:

    п / 2

    2х2

    п / 2

    2

    п / 2 + 1

    _ 2п

    / 2-1

    L А С1 В С2 01 02 У Оз 04

    М1 -1 М1 1 0 1 0 1111 0 0 0 0 0 11111

    X 01-1 02-1 01 03-1 04-1 А В 02 У 03 Р1-1 Р1-1 Р1-1 Р1-1 С1 С1. С2 С2 С1 С1. С2 С2

    0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0.00 11. 11 0 0.00 0 0.00 11. 11 0 0.00 11. 11 11. 11 11. 11 11. 11 11. 11 11. 11

    Мал. 9. Схема з D-тригерами на основі внутрішньої синхронізації

    Наприклад, розбиття вектора з восьми змінних на два 0-покриття з 4 змінних зменшує обсяг пам'яті в 8 разів. Однак слід мати на увазі, що кожне розбиття функціонального модуля на k подсхем щодо зовнішніх входів зажадає k додаткових d-циклів для обчислення стану виходу всієї схеми T = е (до +1). Зниження швидкодії розбиття функціональності є платою за істотне зменшення обсягу пам'яті для зберігання структур даних цифрової системи. У загальному випадку розбиття функціональності на до однакових частин призводить до отримання такою залежністю виграшу обсягу пам'яті від числа розбиття на підмножини вектора

    О = 2 "-А х 9П-п / к вхідних змінних: п / к _ до '

    Тут параметр розбиття до приймає значення, кратні ступеню двійки: 2, 4, 8, 16. Однак значення до не повинно бути більше, ніж п / 2. Слід зауважити, що необов'язково кількість розбиття не обов'язково має приймати значення, кратні ступеню двійки. У загальному випадку, на векторі вхідних змінних може існувати т розбиття, кожне з яких має більше однієї змінної. При цьому виконується умова розбиття, що сума всіх змінних, що беруть участь в розбитті, не може бути більше п:

    2п

    0 --- К-т, к1 + к2 + .. + до 1 + .. + кт - п.

    2К1 + 2к 2 + ... + 2 +1 ... + 2КТ

    Формула показує виграш від розбиття функціональності у вигляді відношення розмірності вихідного квант-вектора до сукупного обсягу О-векторів, отриманих після розбиття. Щоб оцінити ефективність розбиття функціональності на схемні фрагменти, необхідно враховувати не тільки зменшення обсягу пам'яті для зберігання структур даних, а й негативні наслідки, пов'язані з вартістю аналізу збільшеного

    кількості схемних компонентів, яке регламентується в кожному конкретному випадку коефіцієнтом d:

    Q =

    2n

    d х m х (2kl + 2k 2 + ... + 2ki + ... + 2km)

    Підводячи підсумок в частині модифікації теорії справного моделювання (fault-free) цифрових систем, можна відзначити наступні факти. Автомат моделювання синхронних цифрових пристроїв, як правило, представлений моделлю Мура:

    S (t) = f [X (t), S (t -1)];

    Y (t) = f [X (t), S (t)].

    Тут фігурують вхідні (Х) і внутрішні стану автомата в двох сусідніх тимчасових фреймах S (t), S (t-1), а також правила визначення вихідних значень Y (t) для ініціювання обчислювальних процедур. Пропонується модифікація згаданої моделі автомата Мура для аналізу цифрових систем, суть якої полягає в заміні функціональних відносин адресними (A) операціями:

    S (t) = A [X (t), S (t -1)];

    Y (t) = A [X (t), S (t)].

    Певний вище адресний або квантовий автомат дозволяє: 1) Уникнути жорстких гальванічних межсоединений між елементами комбінаційних і последовательнос-тних схем при їх апаратної імплементації тільки в елементи пам'яті. 2) Отримати властивість гнучкої заменяемости компонентів цифрової системи в режимі online, завдяки їх адресованих. 3) Істотно спростити всі процеси моделювання, верифікації та тестування шляхом використання тільки процедур обчислення адреси компонента схеми або осередки його пам'яті. 4) Уніфікувати процеси проектування цифрових виробів шляхом їх відомості до формування функциональностей на основі обчислення адрес або до транзакцій на елементах пам'яті. 5) Підвищити ефективність процедур моделювання цифрових схем за рахунок зменшення обсягу інтерпретатівних моделей і спрощення способу їх обробки, коли замість вичерпного аналізу таблиць пропонується обчислення адреси осередку квантового вектора. 6) Виконувати всі обчислювальні процедури на основі використання квантових покриттів і вектора моделювання, заданого в двох сусідніх автоматних тактах, згідно з визначенням квантового автомата. 7) Технологічно простіше стає використовувати інфраструктуру [6, 7] стандартів тестопригодного проектування (IEEE 1500, 1149) для покомпонентного тестування, діагностування та відновлення працездатності адресно доступних функціональних блоків в режимі online.

    8. Структура хмарного сервісу QuaSim для моделювання цифрових

    пристроїв

    QuaSim є засіб для аналізу, тестування і верифікації цифрових проектів невеликої розмірності і призначене для використання в навчальному процесі в якості хмарного сервісу, доступного для студентів з будь-якого мобільного пристрою або комп'ютера.

    Мета - істотне підвищення якості навчального процесу шляхом надання технологічних мікросервісов аналізу цифрових пристроїв з одночасною візуалізацією схем, тестів, результатів моделювання і таблиць істинності функціональних елементів.

    Завдання: 1) Створення структури хмарного моделювання цифрових пристроїв на платформі компьютінгових сервісів Google. 2) Розробка модуля (мікросервіса) Q-element, що реалізує створення моделі і візуалізацію логічного або функціонального примітиву схеми. 3) Проектування модуля генерування кубітних моделей примітивів і більш складних цифрових пристроїв, а також засобів їх оперативної візуалізації. 4) Розробка модуля або панелі управління, що інтегрує симулятор, генератор логічних елементів, схемних конструкцій і вхід-вихідних портів. 5) Розробка власне модуля для аналізу цифрових схем на основі рекурсивної обробки логічних

    елементів. 6) Створення службових бібліотек для зберігання: готових функціональних елементів, складних цифрових схем, тестів і результатів їх аналізу, а також службової інформації. 7) Тестування і верифікація хмарного сервісу Q-simulator, призначеного для интерпретативного моделювання цифрових пристроїв.

    Сутність квантового методу аналізу полягає в адресному реалізації всіх функціональних компонентів цифрових систем і структур даних, що дає можливість істотно підвищити швидкодію интерпретативного моделювання та якість обслуговування проектів за рахунок швидкої заміни некондиційних логічних елементів шляхом їх переадресації.

    Структура хмарного сервісу включає наступні основні мікросервіси: 1) Q-element генерує квантові опису логічних елементів в структурі цифровий функціональності. 2) Модуль View виконує візуалізацію схемних елементів, портів входів і виходів на екрані монітора. 3) Модуль Collapse управляє вікнами монітора і їх розмірами за допомогою відповідних іконок. 4) Контролер Split візуалізує роботу всіх контролерів при складанні схеми на екрані, а також здійснює масштабування деталей проекту. 5) Функція Evaluate формує стан виходу поточного елемента шляхом вибору вмісту з осередку кубіта на її адресу. 6) Модуль Q-sim реалізує власне алгоритм моделювання всіх ліній схеми шляхом побудови на першому кроці рекурсивної моделі для послідовно-паралельної обробки елементів. На другому кроці обчислюються стану всіх виходів логічних елементів. Моделювання закінчується після обробки всіх тестових вхідних послідовностей. Якщо схема має глобальні або локальні зворотні зв'язки, то моделювання здійснюється до фіксації однакових значень сигналів на всіх лініях схеми. Якщо схема не встановлюється в стійкий стан на вхідних наборах, то фіксується генераторний режим після виконання n (= 20) ітерацій. В цьому випадку всім постійно змінюваних лініях присвоюється значення двійковій невизначеності Х = {0,1}. 7) Модуль управління бібліотекою елементів, схем і проектів здійснює зчитування, запис і підключення фрагментів. 8) Модуль тимчасових діаграм здійснює візуалізацію тесту з вихідними сигналами на моніторі в формі безперервних сигналів, розділених на такти в абсолютному або модельному часу. 9) Все модулі хмарного сервісу запрограмовані на мові Swift, операційна система OSX 10.9, компілятор XCode 7. Кількість вихідних файлів 36, загальне число рядків коду - 1450.

    На рис. 10 представлена ​​візуалізація результатів графічного проектування схеми з тригерами на моніторі комп'ютера. Дана схема повністю відповідає функціональності, представленої на рис. 7. Вона містить чотири вхідних порту для подачі робочих або тестових впливів, а також два вихідних порту. Структура містить чотири логічних елемента і два тригера. Мнемонічне опис компонентів схеми приведено до універсальної формі прямокутника і різниться тільки номером примітиву в складі пристрою, а також типом функціональності, яка задається кубіт-вектором, представленим десятковим числом.

    Мал. 10. Скріншот структури з тригерами

    У схемі, представленої на рис. 10, елементи мають порядкові номери (у верхній частині) і цілі числа для ідентифікації функциональностей: 0/6 - 0110, 1/1 - 0001 2/1 - 0001 3/7 - 0111, 4/143 - 11110001, 5 / 226 - 01000111. Тут двійковий вектор відповідає десятковому еквіваленту числа для завдання функціональності. Оскільки кубіт-вектор не має в явному вигляді задання вхідних наборів, то його можна розглядати як неявну або компактну форму теоретико-множинної по суті таблиці істинності. Навіщо явно вказувати вхідні значення, якщо вони складають строго послідовну адресацію вихідних значень? Таким чином, таблиця істинності, як сукупність вхідних сигналів і відповідних їм вихідних значень завжди програє перед кубіт-векторної формою подання функциональностей в плані обсягу і швидкодії аналізу даних. Не існує принципових відмінностей між описами комбінаційного елемента, схеми або послідовних примітиву, оскільки всі вони формально представлені кубіт-векторами, які поміщаються в адресуемую пам'ять. Більш того, всі примітиви схеми також є адресованими, а структура схеми може бути описана у вигляді кубіт-вектора. Таким чином, можна прийти до такої реалізації обчислювального пристрою, де немає нічого, крім адресному пам'яті або кубітних векторів різної довжини, в яких функціональності визначаються впорядкованими наборами нульових і одиничних сигналів. Переваги даного сервісу QuaSim кубітного опису і моделювання цифрових пристроїв полягають в наступному: 1) Усі функціональні елементи і схеми задаються Q-векторами, що уніфікує процедури синтезу та аналізу цифрових пристроїв. 2) Технологічно просто міняти або коректувати функціональність схеми або будь-якого примітиву шляхом заміни окремих бітів Q-вектора. 3) Уніфікація кубітной форми опису примітивів схеми дає можливість застосувати до них єдину процедуру аналізу функциональностей, яка зводиться до обчислення адреси Mi = Qi [M (X ^)], що робить процес програмування хмарного сервісу QuaSim технологічно простим у виконанні і не залежних від функціональної і структурної складності цифрових структур. 4) Простий і зрозумілий початківцю графічний інтерфейс робить хмарний сервіс конкурентоспроможним на ринку освітніх послуг, де складні і важкі засоби моделювання від провідних компаній планети є недоступними для університетів через їх високу вартість, а для студентів - времязатратнимі за складністю підготовки HDL-специфікацій при розгляді невеликих навчальних проектів. 5) Уніфікація форми опису примітивів створює умови для технологічного рішення задач синтезу, моделювання несправностей, тестування, верифікації та діагностування, засновані на операціях з кубіт-векторами. 6) Недоліком кубітной або квантової технології опису та аналізу цифрових структур можна вважати деяке зменшення швидкодії моделювання в порівнянні з існуючими промисловими компиляторами, для ASIC і VLSI проектів, де обсяг reusable logic є домінуючим для досягнення високої швидкодії.

    Структура взаємодіючих компонентів хмарного сервісу QuaSim представлена ​​на рис. 11. Квантове або кубітное уявлення моделі цифрового пристрою разом з інтерпретатівним симулятором складають ядро ​​системи, інтегрованої в великі дані кіберпростору або Інтернету. Це дає можливість використовувати в якості вихідних даних відкриті специфікації і тестбенчі, описані на мовах VHDL, Verilog. Такі дані і / або тестові приклади є практично у всіх провідних компаніях, університетах і тематичних конференціях IEEE, TTTC, ISCAS. Крім того, занурення Q-sim сервісу в інтернет-простір передбачає також вивантаження результатів його роботи, пов'язану з аналізом і синтезом навчальних або ринково орієнтованих проектів в сервіси зберігання даних на платформах Google, Amazon, Microsoft, IBM, Facebook. Природно, що інтеграція хмарного сервісу з киберпространством передбачає наявність парсер-мікросервісов для перетворення специфікацій з мов опису апаратури у внутрішній мову QuaSim. Повинно також існувати і зворотне перетворення даних з кубітного уявлення в стандарти HDL-мов. Парсерізація забезпечує вомож-ність використання відкритих в інтернеті проектів для їх вивчення і порівняння в системі моделювання Q-sim, а також робить доступними внутрішні проектні рішення QuaSim для всіх бажаючих на ринку освітніх сервісів.

    Мал. 11. Хмарний сервіс моделювання цифрових пристроїв

    Блок Security контролює доступ користувачів з метою їх статистичного обліку і передбачає аутентифікацію кожного на основі пароля, прізвища, імені, доповненої будь-яким дійсним (корпоративним) атрибутом зі списку: {електронний цифровий підпис, е-mail, цифровий ключ, номер телефону}.

    Тестування і верифікація хмарного сервісу моделювання цифрових систем здійснювалися окремо для кожного мікросервіса, а потім у взаємодії всіх модулів.

    1) Перевірка правильності генерування логічних і більш складних функціональних елементів.

    2) Перевірка структурного синтезу цифрової схеми і засобів візуалізації.

    3) атестації й тестуванню комп'ютерних алгоритмів довічного і потрійного синхронного інтер-претатівного справного моделювання вхідних впливів на 40 схемах, комбінаційного та послідовних типів. При цьому використовувалися тестові набори, алгоритмічно генеруються і складені користувачем.

    4) Перевірка сервісних модулів, що забезпечують працездатність основних мікросервісов: бібліотеки елементів і схем, аутентифікація користувача, модуль формування статистичних даних по проектам і користувачам.

    5) Верифікація інтерфейсних мікросервісов, що забезпечують інтеракції між хмарними back-end і призначеними для користувача front-end модулями.

    9. Висновок

    Сутність запропонованого науково-технологічного дослідження полягає в створенні векторних структур даних і кубітних методів синтезу, тестування і моделювання, інтегрованих в хмарну інфраструктуру сервісного обслуговування компонентів цифрових систем на кристалах з метою підвищення якості виробів і виходу придатної продукції за рахунок адресованих всіх обчислювальних процесів і явищ. Основна інноваційна ідея Memory-Address-Transaction моделі обчислень полягає в синтезі і аналізі векторних цифрових структур на основі адресованих елементів пам'яті, що виключають використання reusable or new logic. Важко створити двовимірний регістр, відповідний матриці смежностей або таблиці істинності, тому привести опис функції і структури до єдиного одномерному формату, означає - технологічно вирішувати всі завдання синтезу та аналізу для функциональностей і графів в кубітно-векторної метриці, що створює memory-driven computing на основі виконання паралельних логічних операцій.

    Пропонується методологія проектування цифрових схем, на основі елементів пам'яті для синтезу компонентів операційного і керуючого автоматів, що становлять операційний пристрій.

    Показані основи кубітно-векторного синтезу шляхом суперпозиції кубітних покриттів black box функциональностей, імплементіруемих в елементи пам'яті, що дає можливість істотно підвищити швидкодію засобів моделювання, тестування і верифікації, а також спростити процеси створення реальних і віртуальних комп'ютерних систем.

    Запропоновано кубітние структури даних для моделювання і тестування цифрових систем, які дають можливість суттєво спростити реалізацію алгоритмів і підвищити їх швидкодію за рахунок адресованих функціональних квантів і паралельності обробки примітивів.

    Показана реалізація обчислювальних структур і процесів на основі використання адресного автомата, який дає можливість залучати інфраструктуру стандартів тестопригодного проектування для підвищення виходу придатної продукції, за рахунок online відновлення працездатності функціональних примітивів.

    Практична значимість кубітной методології синтезу та аналізу цифрових систем полягає в імплементації процесора на основі елементів пам'яті, що робить його однорідним за структурою функціональних примітивів і доставляє технологічні зручності при реалізації процесів проектування, виробництва і експлуатації, включаючи верифікацію, вбудовані тестування, діагностування та ремонт в режимі online за рахунок використання універсальних адресованих spare-компонентів пам'яті. Крім того, моделювання проектованих обчислювачів на основі адресованих моделей елементів робить дану процедуру простий за рахунок регулярних структур даних і використання операції транзакції на елементах пам'яті, а також швидкодіючої, завдяки паралельній обробці масивів однотипної пам'яті. Імплементація кубітних моделей опису цифрових компонентів і систем працює на збільшення виходу придатної продукції, підвищення надійності обчислювальних виробів, зниження вартості проектування і виготовлення, а також автономне відновлення працездатності в режимі online без участі людини.

    Запропоновано хмарний сервіс QuaSim для моделювання і верифікації цифрових систем на основі транзакцій між адресованими компонентами пам'яті для реалізації будь-якої функціональності. Описано новий підхід до синтезу та аналізу цифрових систем, що використовує векторну форму (квант) завдання комбінаційних і послідовних-них структур для їх імплементації в елементи пам'яті, що істотно відрізняється від загальноприйнятої теорії проектування дискретних пристроїв на основі таблиць істинності компонентів. Використовуються квантові або кубітние структури даних [1-5] для реалізації обчислювальних процесів з метою підвищення швидкодії аналізу цифрових систем і зменшення обсягів пам'яті на основі унарна кодування станів вхідних, внутрішніх і вихідних змінних і імплементації кубітних векторів в елементи пам'яті FPGA, що реалізують комбінаційні і послідовних примітиви.

    Список літератури: 1. Metodi T., Chong F. Quantum Computing for Computer Architects. Synthesis Lectures on Computer Architecture. Morgan & Claypool. 2006. 154 p. 2. Stenholm Stig, Kalle-Antti Suominen. Quantum approach to informatics. John Wiley & Sons, Inc. 2005. 249p. 3. Hahanov V.I., Wajeb Gharibi, LitvinovaE.I., ShkilA.S. Qubit data structure of computing devices // Electronic modeling. 2015. .№ 1. P.76-99. 4. Vladimir Hahanov, Tamer Bani Amer, Ivan Hahanov. MQT-model for Virtual Computer Design // Proc. of Microtechnology and Thermal Problems in Electronics (Microtherm). 23-25 ​​June 2015. P. 182-185. 5. Hahanov V.I., Litvinova E.I., Chumachenko S.V. et al. Qubit Model for solving the coverage problem // Proc. of IEEE East-West Design and Test Symposium. Kharkov. 14-17 September, 2012. P.142 - 144. 6. Zorian Y. Shoukourian S. Test solutions for nanoscale Systems-on-Chip: Algorithms, methods and test infrastructure. Computer Science and Information Technologies (CSIT), 2013. P. 1 - 3. 7. Zorian Y., Shoukourian S. Embedded-memory test and repair: infrastructure IP for SoC yield. Design & Test of Computers, IEEE (Volume: 20, Issue: 3). P. 58 - 66. 8. DugganapallyI.P., WatkinsS.E., Cooper B. Multi-level, Memory-Based Logic Using CMOS Technology. VLSI (ISVLSI), 2014 IEEE Computer Society Annual Symposium on. Tampa, FL. P. 583-588. 9. Yueh W., Chatterjee S., ZiaM., BhuniaS., MukhopadhyayS. A Memory-Based Logic Block With Optimized-for-Read SRAM for Energy-Efficient Reconfigurable Computing Fabric. Circuits and Systems II: Express Briefs, IEEE Transactions on. Vol. 62. Issue: 6. P. 593-597. 10. MatsunagaS., Hayakawa J., Ikeda

    S., Miura K., Endoh T., Ohno H., Hanyu T. MTJ-based nonvolatile logic-in-memory circuit, future prospects and issues. Design, Automation & Test in Europe Conference & Exhibition, 2009. DATE '09 .P. 433 - 435. 11. Harada S., Xu Bai, KameyamaM., Fujioka Y. Design of a Logic-in-Memory Multiple-Valued Reconfigurable VLSI Based on a Bit-Serial Packet Data Transfer Scheme. Multiple-Valued Logic (ISMVL), 2014 IEEE 44th International Symposium on. P. 214 - 219. 12. Hahanov V.I., Tamer Bani Amer, Chumachenko S.V., Litvinova E.I. Qubit technology analysis and diagnosis of digital devices // Electronic modeling. 2015. Vol. 37, .№ 3. P. 17-40. 13. Melikyan V.Sh. A method of eliminating false paths during statistical static analysis of timing delays of digital circuits // Elektronica i svyaz. 2009. Vol. 2-3, No. 1. P. 93-96. 14. Melikyan V.Sh., VatyanA.O. Interconnections model delays for the logic analysis of ECL circuits // S UAB, Vol. 2, Computer Engineering, Moscow, 1997. P. 187-194. 15. Хаханов 1.В., Литвинова C.1. Синтез та аналз «квантових» моделей цифрових систем // АСУ та прилади шформатікі. 2015. Вип. 172. С. 56-70.

    Надійшла до редколегії 14.01.2016 Тamer Bani Amer, аспірант ХНУРЕ. Наукові інтереси: квантові обчислення, тестування і діагностика цифрових систем. Адреса: Україна, 61166, Харків, пр. Науки, 14, тел. + 3805770-21-326.

    Хаханов Іван Володимирович, студент факультету комп'ютерної інженерії та управління ХНУРЕ. Наукові інтереси: технічна діагностика цифрових систем, програмування. Захоплення: гірські лижі, англійська мова. Адреса: Україна, 61166, Харків, пр. Леніна, 14, тел. +380 57 70-21-326.

    Литвинова Євгенія Іванівна, д-р техн. наук, професор кафедри АПВТ ХНУРЕ. Наукові інтереси: технічна діагностика цифрових систем, мереж і програмних продуктів. Адреса: Україна, 61166, Харків, пр. Леніна, 14, тел. +380 57 70-21-326. E-mail: Ця електронна адреса захищена від спам-ботів. Вам потрібно увімкнути JavaScript, щоб побачити її..

    Ємельянов Ігор Валерійович, н.с. кафедри АПВТ ХНУРЕ. Наукові інтереси: технічна діагностика цифрових систем, мереж і програмних продуктів. Адреса: Україна, 61166, Харків, пр. Науки, 14, тел. + 3805770-21-326.


    Ключові слова: автоматна модель кубітного процесора /синтез кубітних моделей цифрових примітивів /квантові вектори /аutomatic model of a qubit processor /synthesis of qubit models of digital primitives /quantum vectors

    Завантажити оригінал статті:

    Завантажити